Kraklog

프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC Verilog 를 이용해서 디지털 회로를 디지털할 때 always @ 구문을 이용한다면 항상 원하지 않는 Latch에 대해서 주의를 해야한다. (*항상 always @ 구문에 의해서만 생기는 것은 아니다. 주로 always @ 구문을 이용하면 자주 발생하는 것.) Verilog에서는 combination logic을 기술할 때 모든 조건에 대하여 입력하지 않으면 자동으로 logic을 형성하게 되는데 이전 값을 유지시키기 위해서 latch가 생긴다. module my_latch ( input [2:0] sel, input a, input b, input c, output reg ..

#define _CRT_SECURE_NO_WARNINGS #include #include #include #pragma pack(1) #define ee #if defined(ee) typedef struct _BITMAPFILEHEADER { char Signature[2]; unsigned int FileSize; int Reserved; unsigned int DataOffset; } BITMAPFILEHEADER; typedef struct _InfoHeader { unsigned int Size; int Width; int Height; unsigned short Planes; unsigned short BitCount; unsigned int Compression; unsigned int Im..

프로그램 : Orcad Capture, Allegro PCB Editor 1. 설계준비와 New Project 생성 File - New Project 생성을 눌러준다. Name : Project 이름, Location : 파일 위치 2. 설계환경 설정 3. 회로도 그리기 4. 부품속성 입력하기 5. 신규 Library 작성 File - New - Library 를 선택 Library에 쓰일 이름을 명명한다. 6. PCB Footprint 작성 생성된 library 에서 New Part 를 선택 그릴려고하는 소자의 foot print 속성을 선택해준다. Symbol을 선택하면 그 소자의 Symbol을 디자인 할 수 있다. Name 은 소자의 이름을 나타내고 Part Reference는 Schematic에 ..

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