Kraklog

Avalon Bus 설계 `timescale 1ns / 1ns module avalon_module ( input clk , input rst , input mp_waitR, //Avalon bus input [31:0]mp_rData, output reg [31:0]mp_addr , output reg [ 3:0] mp_bEn , output reg mp_rD, output reg mp_wR , output reg [31:0]mp_wData ); parameter FF = 1; initial begin mp_addr =32'hx; //unknown value mp_bEn =4'bx; mp_rD =1'b0; mp_wR =1'b0; //mp_waitR =; //mp_rData =; mp_wData =32'..

PWM : Pulse Width Modulation, 펄스의 폭을 제어하는 주기 제어방법 New Component - Files (tab) - Add File - Analyze Synthesis 이때 에러는 나오는 에러는 지금은 무시한다. module avalon_pwm ( clk, wr_data, wr_n, addr, clr_n, rd_data, pwm_out ) ; input clk; input [31:0] wr_data; input wr_n; input addr; input clr_n; output [31:0] rd_data; output [7:0] pwm_out; reg [7:0]div3, div2, div1, div0; reg [7:0]duty3, duty2, duty1, duty0; reg [..

EX1) 환경설정 Quartus - Platform Designer - niosii.qsys Nioss II Processor를 검색해주고 추가해주되, Nios II economy를 선택해준다. 빌드 요소 clk_50 : 50Mhz를 의미함. pl_qsys : 100Mhz 로 동작, error, warning은 최종적으로 셋팅해주었을때 해결되면 된다. nios2_gen2_0 을 F2를 눌러 cpu로 재명명해준다. pll_qsys 에 연결해준다. CPU의 Data , Instruction, interface는 Avalon MM 이다. CPU data 에 data, Instruction, interface가 들어가있기때문에 sytem peripheral의 control slave를 cpu data_maste..

[SoC의 3가지 핵심 구성 요소] 1. CPU Core 2. Memory 3. 1개 이상의 Peripheral(주변기기) [MCU와 FPGA 차이점] 공통점 : Microcontroller Unit 과 Field Programmable Gate Array (각각 MCU,FPGA) 둘 다 디지털 시스템에서 사용되는 장치. 차이점 : MCU 1. 고정된 하드웨어 : MCU는 일반적으로 하나의 칩 안에 프로세서 (core), 메모리, 주변장치 및 입출력 장치가 통합된 고정된 하드웨어를 가지고 있음. 2. 주로 작은 규모의 시스템에서 사용되며 주로 특정 애플리케이션을 위해 제작되기 때문에 유연성에 제한을 가질 수 있음. 3. MCU는 주로 고등언어를 사용하여 프로그래밍 되며, 이는 개발자에게 편리함을 줄 수 ..

프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC module simple_uart_rx ( inputclk, inputreset_n, inputrx, output reg[7:0]rx_data ); // rx falling edge detect reg rx_delay1; reg rx_delay2; wire f_edge_det = !rx_delay1 & rx_delay2; always @(posedge clk, negedge reset_n) begin if (!reset_n) begin rx_delay1