Kraklog

프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC Verilog 를 이용해서 디지털 회로를 디지털할 때 always @ 구문을 이용한다면 항상 원하지 않는 Latch에 대해서 주의를 해야한다. (*항상 always @ 구문에 의해서만 생기는 것은 아니다. 주로 always @ 구문을 이용하면 자주 발생하는 것.) Verilog에서는 combination logic을 기술할 때 모든 조건에 대하여 입력하지 않으면 자동으로 logic을 형성하게 되는데 이전 값을 유지시키기 위해서 latch가 생긴다. module my_latch ( input [2:0] sel, input a, input b, input c, output reg ..

Avalon bus를 활용해 pwm ip를 설계하는것이 목표. Avalon Interface -master 와 slave간 상호 동작을 나타낸 폼 -slave가 보내는 신호는 wait request, readdata 그 외에는 master에서 보내는 신호 -byteenable은 내가 보내는 data 중 일부만 보내고 싶을때 data를 선택하게 한다. `timescale 1ns / 1ns `define APWM module avalon_module ( input clk , input rst , input mp_waitR, //Avalon bus input [31:0]mp_rData, output reg [31:0]mp_addr , output reg [ 3:0] mp_bEn , output reg mp_r..

Avalon Bus 설계 `timescale 1ns / 1ns module avalon_module ( input clk , input rst , input mp_waitR, //Avalon bus input [31:0]mp_rData, output reg [31:0]mp_addr , output reg [ 3:0] mp_bEn , output reg mp_rD, output reg mp_wR , output reg [31:0]mp_wData ); parameter FF = 1; initial begin mp_addr =32'hx; //unknown value mp_bEn =4'bx; mp_rD =1'b0; mp_wR =1'b0; //mp_waitR =; //mp_rData =; mp_wData =32'..

PWM : Pulse Width Modulation, 펄스의 폭을 제어하는 주기 제어방법 New Component - Files (tab) - Add File - Analyze Synthesis 이때 에러는 나오는 에러는 지금은 무시한다. module avalon_pwm ( clk, wr_data, wr_n, addr, clr_n, rd_data, pwm_out ) ; input clk; input [31:0] wr_data; input wr_n; input addr; input clr_n; output [31:0] rd_data; output [7:0] pwm_out; reg [7:0]div3, div2, div1, div0; reg [7:0]duty3, duty2, duty1, duty0; reg [..

사용프로그램 : Vivado 사용보드 : BASYS 3 -BASYS3 보드를 선택하기위해서 VIVADO에서 보드 정보를 INSTALL해주면 되지만, 간혹 INSTALL 버튼이 없을 경우 직접 설치하면 되는데 C:\Xilinx\Vivado\(해당버전)\data\boards path에 보드 파일(링크)을 넣어주면 된다. 1. 2 bit Counter `timescale 1ns / 1ps module Counter_2bit( input clk , input reset , output [1:0] o_counter ); reg [1:0] r_counter = 2'b0; assign o_count = r_counter; always @ (posedge clk, posedge reset)begin if (reset)..