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프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC 설계 목표 : D 플립 플롭 (master slave) module part3 ( input clk, input [1:0] SW, output LEDR ); reg Qm; reg Qs; always @(posedge ~clk) begin Qm

프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC 설계 목표 : 7Segment(HEX0, HEX1)에 SW7-4, SW3-0 의 값을 나눠서 입력시킨다. 1010~1111은 표시하지 않겠다. `define BUS_SIZE 2 `define SL_SIZE 10//switch LED size `define SEG7_WD7 module part1 ( input[`SL_SIZE-1:0]SW, output [`SL_SIZE-1:0] LEDR , output[`SEG7_WD-1:0]HEX0, output[`SEG7_WD-1:0]HEX1 ); wire [3:0] a = SW[7:4]; wire [3:0] b = SW[3:0]; wire[..

프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC 이전까지 설계한 내용을 7-Segment에 표현하는것이 설계 목표이다. Segment를 4개를 사용하여 00 state에서는 de1S를, 01 에서는 E1Sd 등 을 표현하는게 목표이다. `define BUS_SIZE 2 `define SL_SIZE 10//switch LED size `define SEG7_WD7 module part5 ( input[`SL_SIZE-1:0]SW, output[`SL_SIZE-1:0]LEDR, output[`SEG7_WD-1:0]HEX0, output[`SEG7_WD-1:0]HEX1, output[`SEG7_WD-1:0]HEX2, output[..

프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC 목표 : 2bit 4x1 multiplexer 설계 top `define BUS_SIZE 2 `define SL_SIZE 10 //`define USE_GNE module part3(SW,LEDR); input [`SL_SIZE-1:0] SW; output [`SL_SIZE-1:0] LEDR; wire [`BUS_SIZE-1:0] U; wire [`BUS_SIZE-1:0] V; wire [`BUS_SIZE-1:0] W; wire [`BUS_SIZE-1:0] X; wire [`BUS_SIZE-1:0] m; wire s1,s0; assign s1 = SW[9]; assign s0 ..

프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC module part1 ( input [9:0] SW , //slide switch output [9:0] LEDR //redLEDs ); assign LEDR=SW; endmodule 스위치에 LED를 할당하여 output

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프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC Verilog 를 이용해서 디지털 회로를 디지털할 때 always @ 구문을 이용한다면 항상 원하지 않는 Latch에 대해서 주의를 해야한다. (*항상 always @ 구문에 의해서만 생기는 것은 아니다. 주로 always @ 구문을 이용하면 자주 발생하는 것.) Verilog에서는 combination logic을 기술할 때 모든 조건에 대하여 입력하지 않으면 자동으로 logic을 형성하게 되는데 이전 값을 유지시키기 위해서 latch가 생긴다. module my_latch ( input [2:0] sel, input a, input b, input c, output reg ..