Kraklog

module shift ( input [1:0]KEY, output [6:0] LEDR ); wire clk = KEY[1]; wire rst_n = KEY[0]; reg [6:0] ledr; reg [4:0] clk_count; parameter clkk=10; always @(posedge clk or negedge rst_n) if (!rst_n) begin clk_count

[Verilog] Real time Clock (Hour/Min/Sec) 0:00 ~ 0:23 : Testing 0~24Hour count 0:24 ~ : Real time counting 1 min Board : DE1-SOC Tool : Quartus Prime

// Moore State Machine Module module MooreStateMachine( input clk, // Clock input reset, // Reset signal output reg moore_output // Output signal for Moore machine ); // Define states parameter S0 = 2'b00; parameter S1 = 2'b01; // State register reg [1:0] state; // Output assignment (Moore machine) always @(posedge clk or posedge reset) begin if (reset) begin state

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프로그램 : Quaturs Prime lite edition 18.1, VScode , Model SIM 사용문법 : Verilog 2001 보드 : DE1-SOC 들어가기에 앞서, Verilog HDL은 VHDL과 함께 가장 일반적으로 쓰이는 HDL중 하나이다. Verilog는 95년도에 IEEE 표준으로 채택되었고, verilog-95 standard로 이용되었으나, 2001년 문법체계가 업데이트 되었다. HDL을 이용해 모델링때 사용되는 Abstraction level (추상화 레벨)은 다음과 같다. 알고리즘 레벨 : Behavior level (동작레벨)이라고도 불리며, 순차적인 방법으로 표현된다. 즉, 알고리즘이 순서에 맞게 실행되는 명령어로 구성되어 있다. 레지스터 전달 레벨 : Data fl..

1. 전공과정을 거치지 않았으므로 시계 코딩까지 한 번쯤은 해볼 필요가 있다고 생각함. 이 두 교재를 이용해서 빠르게 해볼 예정 2. DE1-SOC를 이용해서 소리출력하는 프로젝트를 진행해볼 예정. 11월까지.. 대략적인 순서로 책에서는 논리게이트- 전가산기- 디코더 입출력장치 코딩 -멀티플렉서, 크기 비교기 -n비트 가감산기-중간고사 1개수 발생기 - 패리티 발생기 - 리플가산기 - 상태도, 레지스터 - 업 다운 카운터, 순차검출기- 기타회로 - 디지털 시계 설계 - 기말고사 로 나와있는데, 이미 배우고 할 수있는 부분은 넘겨가면서 진행예정 보드는 주로 DE1-SOC를 사용할 예정이지만 불가피하거나 들고다니기 어려울경우에는 ZYBO를 이용 예정