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프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC `define BUS_SIZE 2 `define SL_SIZE 10//switch LED size `define SEG7_WD7 module part5( input[`SL_SIZE-1:0]SW, // output [`SL_SIZE-1:0] LEDR , output [`SEG7_WD-1:0] HEX0 , output [`SEG7_WD-1:0] HEX1 , output [`SEG7_WD-1:0] HEX2 , output [`SEG7_WD-1:0] HEX3 , output [`SEG7_WD-1:0] HEX4 , output [`SEG7_WD-1:0] HEX5 ); wire [3:0]..

프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC 설계목표 : PartII(2023.12.19 - [[Harman] 하만 반도체 설계/CPU설계] - [Verilog_LAB2] Part2) 에서 사용한 Full adder를 이용해서 segment에 덧셈을 표현. LED 가장 우측(LED9)에 error bit를 표현한다. `define BUS_SIZE 2 `define SL_SIZE 10//switch LED size `define SEG7_WD7 module part4( input[`SL_SIZE-1:0]SW, output [`SL_SIZE-1:0] LEDR , output [`SEG7_WD-1:0] HEX0 , output..

설계목표 : 4비트 전가산기 - carry와 sum을 구별해서 출력시킨다. 더보기 `define BUS_SIZE 2 `define SL_SIZE 10//switch LED size `define SEG7_WD7 module part3( input[`SL_SIZE-1:0]SW, output [`SL_SIZE-1:0] LEDR ); wire [3:0] A = SW[7:4]; wire [3:0] B = SW[3:0]; wire C_i = SW[8]; wire [3:0] S; wire C_o; assign LEDR[4:0] = {C_o,S}; f_Add_4bit uF_Add_4bit( .i_a (A), .i_b (B), .i_Cin (C_i), .o_Sum (S), .o_Crry(C_o) ); endmodule..

프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC 설계 목표 : 비교기를 통해 9보다 높으면 d1 (HEX1) 에, 그보다 낮으면 d0 (HEX0)에 출력하여 표시한다. -여태 설계한 MUX를 통해서 구별을 해준다. `define BUS_SIZE 2 `define SL_SIZE 10//switch LED size `define SEG7_WD7 module part2 ( input[`SL_SIZE-1:0]SW, output [`SL_SIZE-1:0] LEDR , output[`SEG7_WD-1:0]HEX0, output[`SEG7_WD-1:0]HEX1 ); wire [3:0] V; wire [3:0] A; wire [3:0] B..

프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC 설계 목표 : 7Segment(HEX0, HEX1)에 SW7-4, SW3-0 의 값을 나눠서 입력시킨다. 1010~1111은 표시하지 않겠다. `define BUS_SIZE 2 `define SL_SIZE 10//switch LED size `define SEG7_WD7 module part1 ( input[`SL_SIZE-1:0]SW, output [`SL_SIZE-1:0] LEDR , output[`SEG7_WD-1:0]HEX0, output[`SEG7_WD-1:0]HEX1 ); wire [3:0] a = SW[7:4]; wire [3:0] b = SW[3:0]; wire[..

프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC 이전까지 설계한 내용을 7-Segment에 표현하는것이 설계 목표이다. Segment를 4개를 사용하여 00 state에서는 de1S를, 01 에서는 E1Sd 등 을 표현하는게 목표이다. `define BUS_SIZE 2 `define SL_SIZE 10//switch LED size `define SEG7_WD7 module part5 ( input[`SL_SIZE-1:0]SW, output[`SL_SIZE-1:0]LEDR, output[`SEG7_WD-1:0]HEX0, output[`SEG7_WD-1:0]HEX1, output[`SEG7_WD-1:0]HEX2, output[..

프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC part4의 목표는 7-Segment 제어이다. c1c0의 값에 따라서 segment에 글씨를 표현하는 것인데, DE1-SoC 보드이기 때문에 기본적으로 dE1을 표현하고, 추가적인 사항으로 S의 값도 추가하였다. `define BUS_SIZE 2 `define SL_SIZE 10 //`define USE_GNE module part4(SW,LEDR,seg_a,seg_b,seg_c,seg_d,seg_e,seg_f,seg_g); input [`SL_SIZE-1:0] SW; output [`SL_SIZE-1:0] LEDR; output seg_a; output seg_b; outp..