목록[Harman] 하만 반도체 설계 (100)
Kraklog
[Verilog_LAB4] Part1
프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC
[Verilog_LAB3] Part5
프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC
[Verilog_LAB3] Part4
프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC
[Verilog_LAB3] Part3
프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC 설계 목표 : D 플립 플롭 (master slave) module part3 ( input clk, input [1:0] SW, output LEDR ); reg Qm; reg Qs; always @(posedge ~clk) begin Qm
[Verilog_LAB3] Part2
프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC module part2 ( input[1:0]SW, outputLEDR ); D_latch uD0 ( .clk(SW[0] ), .D(SW[1]), .Q(LEDR) ); endmodule latch( 2023.12.19 - [[Harman] 하만 반도체 설계/CPU설계] - [Verilog_LAB3] Part1 )
[Verilog_LAB3] Part1
프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC 설계목표 : RS래치 생 `define LU2 module part1 ( input clk , input R , input S , `ifdef LU output reg Q `elsif LU2 outputQ `else outputQ `endif ); `ifdef LU always @* begin case ({clk & R,clk & S}) 2'b00: Q = Q; 2'b01: Q = 1'b0; 2'b10: Q = 1'b1; 2'b11: Q = 1'bz; default: Q = 1'bz; endcase end `elsif LU2 wire R_g, S_g, Qa, Qb; assign..
[Verilog_LAB2] Part6
프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC `define BUS_SIZE 2 `define SL_SIZE 10//switch LED size `define SEG7_WD7 module part6( input[`SL_SIZE-1:0]SW, output [`SL_SIZE-1:0] LEDR , output [`SEG7_WD-1:0] HEX0 , output [`SEG7_WD-1:0] HEX1 ); assign LEDR=SW; wire [5:0] bin6 = SW[5:0]; reg [5:0] dec_l; reg [3:0] dec_h; always @ (*) begin if (bin6