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[Verilog_LAB3] Part2 본문
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프로그램 : Quaturs Prime lite edition 18.1
사용문법 : Verilog 2001
보드 : DE1-SOC
module part2 (
input [1:0] SW,
output LEDR
);
D_latch uD0 (
.clk(SW[0] ),
.D(SW[1]),
.Q(LEDR)
);
endmodulelatch( 2023.12.19 - [[Harman] 하만 반도체 설계/CPU설계] - [Verilog_LAB3] Part1 )
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