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프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 실습 목표 : 8x8 multiplexer build 8x8 mux를 기본 논리게이트와 컨트롤을 구성하여 처음부터 작성하는것이 현재 최종 목표이다. 1.Adder 16bit - adder module adder ( input [15:0] dataa, input [15:0] datab, output [15:0] sum ); assign sum = dataa + datab; endmodule 16bit - tb_adder module tb_adder (); reg [15:0] dataa ; reg [15:0] datab ; wire [15:0] sum ; adder uAdder ( .dataa(dataa..

1. 진행사항일반적으로 1,2번 핀이 VSS VDD VDC 핀으로 사용되지만 25 26번 핀으로 옮겨 입력핀과 출력핀 배치METAL1 과 METAL2를 가능한 수직으로 배열 (레이어 적층시 신호라인을 겹치지 않게 하기 위해서)161MUX LOGIC을 가장 하단에 배치 ONECHIP에서 가장 길기 때문161MUX SWITCH 을 그 위에 배치, 81MUX LOGIC이 길이가 비슷하기 때문에 윗단에 배치81MUX LOGIC을 세 번째줄에 배치 후 161MUX SWITCH와 입력부를 중앙으로 배치81MUX SWITCH, 41MUX SWITCH (우측 세번째줄), 21MUX SWTICH LOGIC, 가장 위에 41MUX LOGIC 을 배치입력 라인을 전부 중앙으로 배치해 설계 편의 추구 + 입력선의 길이,분기 ..

사용프로그램 : Cadence Virtuoso Design Rule : Gpdk090 1. Common Source Amplifier (공통 소스 증폭기) 이론 Schematic Diagram MOSFET 소신호 증폭기 구현 방식중 하나이다. 공통 소스 증폭기는 전압 증폭기로 사용되며, 게이트 단자로 입력신호가 들어가고, 드레인 단자로 출력신호가 나온다. 소스 단자는 공통으로 사용되는데, common ground 또는 전원연결로 사용된다. -센서 신호의 증폭, RF 신호의 저 잡음 증폭, TV와 FM 수신기와 같은 통신 시스템에 사용된다. 공통 게이트 증폭기에는 소스 단자로 입력신호가 들어가고 드레인 단자로 출력 신호가 나온다. 공통 드레인 증폭기에서는 게이트 단자로 입력신호가 들어가고 소스 단자로 출력..

사용프로그램 : Cadence Virtuoso Design Rule : Gpdk090 1. 4Bit Adder Schematic Diagram 2. Design Schematic 3. Layout Simulation 1. 4But Substractor 이론 Half Substractor 논리식 : 반감산기는 2개의 1bit 2진수들을 빼서 그 차를 산출하는 조합 회로이다. x는 피감산 비트를 표시하고, y는 감산 비트를 표시하는데 사용한다. x≥y 인 경우 0-0 , 1-0, 1-1 가 가능하고, difference bit(차 비트)라고 부른다. x＜y인 경우 ex) 0-1인 경우 앞자리로부터 1을 빌려와 계산해야하는데 이를 D(digit) B (borrow)로 표기하며, 앞 위치로부터 빌려왔는지에 대해..

사용프로그램 : Cadence Virtuoso Design Rule : Gpdk090 1. Half Adder 이론 Schematic Diagram 조합논리회로는 출력이 이전의 입력에 관계없이 현재의 입력값에 의해 결정되는 논리회로이다. 조합논리 회로에는 반가산기, 전가산기, 반감산기,전감산기, 인코더,디코더, 멀티플렉서, 디멀티플렉서,비교기 등이 있다. 그 중 이번에는 가산기와 반가산기에 대해서 다뤄보았다. -반가산기(HalfAdder) 반가산기란 1bit의 2진수 두 개를 덧셈한 Sum과 자리 올림수 Carry를 구하는 논리회로이다. 진리표에 따라 논리식을 구하면 다음과 같다. 논리식 : 2. Design Schematic 3. Layout Simulation 1. Full Adder 이론 Schem..

1. 진행상황 일반적으로 1,2번 핀이 VSS VDD VDC 핀으로 사용되지만 25 26번 핀으로 옮겨 입력핀과 출력핀 배치 METAL1 과 METAL2를 가능한 수직으로 배열 (레이어 적층시 신호라인을 겹치지 않게 하기 위해서) 161MUX LOGIC을 가장 하단에 배치 ONECHIP에서 가장 길기 때문 161MUX SWITCH 을 그 위에 배치, 81MUX LOGIC이 길이가 비슷하기 때문에 윗단에 배치 81MUX LOGIC을 세 번째줄에 배치 후 161MUX SWITCH와 입력부를 중앙으로 배치 81MUX SWITCH, 41MUX SWITCH (우측 세번째줄), 21MUX SWTICH LOGIC, 가장 위에 41MUX LOGIC 을 배치 입력 라인을 전부 중앙으로 배치해 설계 편의 추구 + 입력선의..