DAY11. 4Bit Adder / 4Bit Adder Substrate (4비트 가산기 감산기)

사용프로그램 : Cadence Virtuoso

Design Rule : Gpdk090

 

1. 4Bit Adder

• Schematic Diagram

2. Design

• Schematic

3. Layout

기본 layout

최대 크기 개선

• Simulation

 

 

1. 4But Substractor 이론

• Half Substractor 
  
  

논리식 :

 

반감산기는 2개의 1bit 2진수들을 빼서 그 차를 산출하는 조합 회로이다.
x는 피감산 비트를 표시하고, y는 감산 비트를 표시하는데 사용한다. 
x≥y 인 경우 0-0 , 1-0, 1-1 가 가능하고, difference bit(차 비트)라고 부른다.
x＜y인 경우 ex) 0-1인 경우 앞자리로부터 1을 빌려와 계산해야하는데 이를 D(digit) B (borrow)로 표기하며,
앞 위치로부터 빌려왔는지에 대해 표시해준다. 

 

2. Layout

기본 크기

크기 감소

• Simulation