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EX1) 환경설정 Quartus - Platform Designer - niosii.qsys Nioss II Processor를 검색해주고 추가해주되, Nios II economy를 선택해준다. 빌드 요소 clk_50 : 50Mhz를 의미함. pl_qsys : 100Mhz 로 동작, error, warning은 최종적으로 셋팅해주었을때 해결되면 된다. nios2_gen2_0 을 F2를 눌러 cpu로 재명명해준다. pll_qsys 에 연결해준다. CPU의 Data , Instruction, interface는 Avalon MM 이다. CPU data 에 data, Instruction, interface가 들어가있기때문에 sytem peripheral의 control slave를 cpu data_maste..
[SoC의 3가지 핵심 구성 요소] 1. CPU Core 2. Memory 3. 1개 이상의 Peripheral(주변기기) [MCU와 FPGA 차이점] 공통점 : Microcontroller Unit 과 Field Programmable Gate Array (각각 MCU,FPGA) 둘 다 디지털 시스템에서 사용되는 장치. 차이점 : MCU 1. 고정된 하드웨어 : MCU는 일반적으로 하나의 칩 안에 프로세서 (core), 메모리, 주변장치 및 입출력 장치가 통합된 고정된 하드웨어를 가지고 있음. 2. 주로 작은 규모의 시스템에서 사용되며 주로 특정 애플리케이션을 위해 제작되기 때문에 유연성에 제한을 가질 수 있음. 3. MCU는 주로 고등언어를 사용하여 프로그래밍 되며, 이는 개발자에게 편리함을 줄 수 ..
프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC module simple_uart_rx ( inputclk, inputreset_n, inputrx, output reg[7:0]rx_data ); // rx falling edge detect reg rx_delay1; reg rx_delay2; wire f_edge_det = !rx_delay1 & rx_delay2; always @(posedge clk, negedge reset_n) begin if (!reset_n) begin rx_delay1
프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC module simple_uart_tx ( input clk , input reset_n , output tx ); localparam idle = 0 , start = 1 , D0 = 2 , D1 = 3 , D2 = 4 , D3 = 5 , D4 = 6 , D5 = 7 , D6 = 8 , D7 = 9 , stop = 10 , stop_1 = 11; reg [3:0] current_state ; reg [3:0] next_state ; reg [8:0] count ; reg rTx ; assign tx=rTx; wire bit_clr = (count == 433); always ..
프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC module mult_control ( inputclk, inputreset_a, inputstart, input[1:0]count, output reg[1:0]input_sel, output reg[1:0]shift_sel, output reg[2:0]state_out, output regdone, output regclk_ena, output regsclr_n ); parameter idle=0, lsb=1, mid=2, msb=3, calc_done=4, err=5; reg [2:0] current_state; reg [2:0] next_state; // state reg..
프로그램 : Quaturs Prime lite edition 18.1 사용문법 : Verilog 2001 보드 : DE1-SOC Day19. 3bit 7-Segment 이전글 (링크) module seven_segment_cntrl ( input [3:0] inp , output reg seg_a , output reg seg_b , output reg seg_c , output reg seg_d , output reg seg_e , output reg seg_f , output reg seg_g ); always @(*) begin case (inp) //if displayed to segment, add '~' in front of 7'000_0000 for invert it. 4'd1 : {seg_..