Kraklog
[Vivado] FSM (Stop Watch, 가산기) with button. 본문
728x90
728x90
'Study > VerilogHDL' 카테고리의 다른 글
[Study] 디지털 논리 회로 설계 (2) | 2023.09.02 |
---|---|
자습 방향 설정 (0) | 2023.09.02 |
레지스터와 카운터 (0) | 2023.08.04 |
[Vivado] FSM (Stop Watch, 가산기) (0) | 2023.08.04 |
[Vivado] 2 bit Counter, 4x1 Mux, Clock Divider (0) | 2023.08.02 |