Kraklog
[Study] 디지털 시계 설계 본문
728x90
[Verilog] Real time Clock (Hour/Min/Sec)
0:00 ~ 0:23 : Testing 0~24Hour count
0:24 ~ : Real time counting 1 min
Board : DE1-SOC
Tool : Quartus Prime
728x90
'Study > VerilogHDL' 카테고리의 다른 글
| [Verilog] LED shift (0) | 2023.12.16 |
|---|---|
| FSM - Moore, Mealy (0) | 2023.11.16 |
| [Study] 기타회로 설계 [진행중] (0) | 2023.09.02 |
| [Study] 순차논리회로 설계 [진행중] (0) | 2023.09.02 |
| [Study] 디지털 논리 회로 설계 (2) | 2023.09.02 |
'Study/VerilogHDL' Related Articles
more
