DAY13. Full Custom One Chip Design #2

1. 진행사항

• 일반적으로 1,2번 핀이 VSS VDD VDC 핀으로 사용되지만 25 26번 핀으로 옮겨 입력핀과 출력핀 배치
• METAL1 과 METAL2를 가능한 수직으로 배열 (레이어 적층시 신호라인을 겹치지 않게 하기 위해서)
• 161MUX LOGIC을 가장 하단에 배치 ONECHIP에서 가장 길기 때문
• 161MUX SWITCH 을 그 위에 배치, 81MUX LOGIC이 길이가 비슷하기 때문에 윗단에 배치
• 81MUX LOGIC을 세 번째줄에 배치 후 161MUX SWITCH와 입력부를 중앙으로 배치
• 81MUX SWITCH, 41MUX SWITCH (우측 세번째줄), 21MUX SWTICH LOGIC, 가장 위에 41MUX LOGIC 을 배치
• 입력 라인을 전부 중앙으로 배치해 설계 편의 추구 + 입력선의 길이,분기 최소화
• MUX의 경계라인겸, 출력단을 가장 윗부분으로 배치해 최대한 MUX의 출력핀을 단순화
• MUX 출력핀을 최대한 정리 후 공간 정리
• Digital Logic Gate 최대한 크기를 줄여 배치 (DLG는 효과가 미미했음)
• 4Bit Adder , 4Bit Adder Subtractor 또한 중앙에 입력선을 가져와 배치
• 4Bit Adder와 Sbutractor의 pSUB을 공유시킴으로 넓이를 줄일 수 있었음. (이번 과정에서 주로 사용한 방법)
• 단, LVS와 DRC를 통과하기위해 디자인과정에서는 Via를 통해 연결해줘야 통과가 된다.
• ONECHIP에 배열시 전원을 연결해주고, via를 제거해주어도 문제없다.
• 제거를 안해도 문제가 없고, 하나의 전원 라인 통로로 이용해도 됨. 
• 이번 과정에서는 VDD를 공유 시켜주었는데, VSS를 분기를하는게 더 유리하다고 생각했기 때문.
• XOR, Full Adder (전가산기), Half Adder (반가산기) 를 하나로 묶지 않았다
• 공간이 많이 남기도 했고, 입 출력라인을 정리해서 배치하면 공간의 효율이 줄어들었기 때문.
• 증폭기의 저항은 크기를 계산해주고 입력해주면 자동으로 배치가되지만, 원하는 배열이 힘들 수 있다.
  이번은 교육과정이기도 하고, 저항의 값에 따라 달라지는 출력파형을 보거나, 저항을 줄여보고 싶거나 한다면 어떻게 할 수 있을까 했었고, tool의 구조도 저항을 직렬로 묶은 후 하나의 심볼로 표현해주는 것이라 그 과정을 직접해서 배열했다.
  단점으론 DRC는 큰 문제 없지만, LVS를 통과하기 위해 Schematic의 저항의 갯수를 늘려줄 필요가 있다.

2. 

• MUX의 크기를 더 줄일 수 있지 않았을까.. 
• Via의 갯수가 많아졌다, 아무래도 중간 이후부터 Area를 줄이려는 디자인을 도입한 탓도 있을듯하다. 일관성있는 디자인의 중요성을 알게 되었다.
• Metal을 최대한 안써보려고 했는데, 오히려 늘려서 써봤었어도 좋은 경험이 되었을듯
• VSS VDD 순으로 배열했는데  VDD VSS 로 배열해야 되는게 아니였나 생각된다.